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函数只能在模块中定义，位置任意，并在模块的任何地方引用，作用范围也局限于此模块。函数主要有以下几个特点：

• 1）不含有任何延迟、时序或时序控制逻辑

• 2）至少有一个输入变量

• 3）只有一个返回值，且没有输出

• 4）不含有非阻塞赋值语句

• 5）函数可以调用其他函数，但是不能调用任务

Verilog 函数声明格式如下：

function [range-1:0]     function_id ;input_declaration ;
 other_declaration ;procedural_statement ;endfunction

函数在声明时，会隐式的声明一个宽度为 range、 名字为 function_id 的寄存器变量，函数的返回值通过这个变量进行传递。当该寄存器变量没有指定位宽时，默认位宽为 1。

函数通过指明函数名与输入变量进行调用。函数结束时，返回值被传递到调用处。

函数调用格式如下：

function_id(input1, input2, …);

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